立命館いずみ研的
memory mapped I/O ⇔ stream
接続インターフェース

特長: Xilinx Zynq の PS と PL を接続します。; ソフトウェアからの読み書きがハードウェア上の FIFO の読み書きに変換されます。; 回路規模が小さく簡単に使用できます。; Vivado IP Integrator の GUI でプロセッサに接続し、使用することができます。
IP archive file: RitsIzm_rizm_rizm_axilite_fifo_2.0.zip
参考資料: 國川大輝、小森和希、泉知論： “Zynq上のプロセッサ‐ロジック間のストリーム接続のトレードオフ評価”, 電子情報通信学会技術研究報告, vol. 117, no. 279, RECONF2017-47, pp.61-66, 2017年11月.
※信学技報中のモジュール名や詳細仕様など若干異なりますがほぼ同じです。適宜読み替えてください。
Sample Design: 以下のトレーニング課題参照

問合せ先
立命館大学理工学部電子情報工学科泉知論

組込みシステム開発トレーニング課題

Xilinx Zynq の ARM と周辺回路を中低速ストリームで接続する設計例～いずみ研独自IP版

ターゲットボード

ZYBO (or ZedBoard)

ターゲットFPGA

XC7Z010-1CLG400C (or XC7Z020-1CLG484C for ZedBoard)

ZYBOで実行する場合はボード定義ファイルをインストールしておくこと。
https://reference.digilentinc.com/vivado:boardfiles
このとき古いボード定義ファイル（Xilinx/Vivado/????.?/data/boards/board_parts/zynq/zybo 以下）は削除すること。

ZedBoardを用いる場合は次のとおり読み替えること。それ以外のボードでトライする場合は、ボードの仕様に合わせてxdcファイルとトップ記述、およびIP Integrator でのProcessor Systemの設定を書き換えるべし。

ZYBO	ZedBoard
zybo.xdc	zedboard.xdc
zybo_top.v	zedboard_top.v
PS-SRST	PS-RST
BTN3	BTNL
BTN2	BTNR
BTN1	BTNU
BTN0	BTND
Pmod JE	Pmod JB

その他の必要機材

追加のUART接続が必要(sparkfun FTDI Basic, aitendo USB2UART-CP2102 等)

開発環境

Xilinx Vivado 2015.2

Xilinx SDK 2015.2

※バージョンは 2014.?, 2015.?, 2016.? であれば詳細は異なってもほぼ同じように設計できるはず

この課題の習得項目は次の通り。
- Vivado IP Integrator によるZynq PL+PS 組込みシステムの構築
- IPの追加方法
- Xilinx SDK によるソフトウェア開発
- いずみ研IPによるプロセッサと外部回路とのレジスタ型、ストリーム型接続方法
- ZYBOによる実機動作確認
- 組込みロジックアナライザ(ILA)を使用した実機デバッグ
この課題は次の項目を習得済みの者を対象とする。
- 計算機アーキテクチャの基本（プロセッサ、バス、メモリ、レジスタ、Ｉ／Ｏ）
- Verilog 記述、シミュレーション
- C言語
- OS, コンパイラの基本
- Vivado による RTL 設計の基礎（→推奨）
- Zynqの基本的な扱い, SDKの基本操作（→推奨）
- LED/SW の取扱い、UART の取扱い
この課題終了後には次の課題を推奨する。
以下、特に指定の無い項目は規定値（デフォルト、最初から入っている値）を設定する。
Vivado は深くフォルダを掘ってトラブルを起こすので、課題を実行するフォルダにドライブ文字を割り当てておくとよい。 subst_dir.bat のフォルダ名を変更して実行すると良い。

0. 準備

上述開発環境を整えること。
必要な項目を学習しておくこと。
以下のソースファイル類をダウンロードして、適切なフォルダに展開しておくこと。
- IP archive file: RitsIzm_rizm_rizm_axilite_fifo_2.0.zip
- トレーニング課題のソースコード: RitsIzm_rizm_irzm_axilite_fifo_test.zip

1. プロジェクトの生成(Vivado)

Vivado を起動する

1-1. プロジェクト生成

[File]->[New Project]して New Project Wizard を起動する

プロジェクト名と場所を次のように設定する

Name                axififo_prj
Project Location    例 C:/cygwin/home/t-izumi/ZYBO_FIFO_Vivado

プロジェクトタイプを「RTL Project」に設定する
- [ ] Do not specify sources at this time のチェックを外す
Add Sources で設計ファイルを登録する
- ＋ → Add Files → zybo_top.v と uart.v を追加
Add Existing IP は無し
Add Constraints で制約ファイルを登録
- ＋ → Add Files → zybo.xdc と debug.xdc を追加。
Default Part で Boards を選択し、Zyboを探して選択
Finish

1-2. 画面の確認

左側 Flow Navigator (B)で、大まかに何をするか指定する。
右側 (C)で、各種設定、操作指示、ファイル編集、などを行う。
下側 (D)で、ログや状況の確認を行う。
見たい画面が行方不明なときのチェックリスト
- それぞれの領域のタブで切り替える
- (B)Flow Navigator で対象手順を選択
- (E)対象のファイル、モジュール、信号などを選択
- (D)で対象のオブジェクトを選択
- (A)メインメニューの Window で選択

1-3. ファイルの確認

(B) Project Manager → (C) Sources の内容を確認
ZYBO_top がトップファイル（太字）になっていることを確認
Zynq_PS_i は未だ？マークがついている
Constraints の中の debug.xdc を右クリックし Set as Target constraint file する（以後の作業で生じた制約・指示類はここに書きこまれる）

1-4. IPの追加

Project Manager → IP Catalog (1)
IP Settings (2)（歯車マーク）
- IP Repositories で＋ (Add Repository) (3)
  (2015.4: IP -> Repogitory Manager -> +)
  - 課題パッケージの中の ip_repo フォルダを選択
- IP in Selected Repositoriy で＋ (Add IP) (4)
  (2015.4: リストから User Repository を選んで右クリック -> Add IP to Repository)
  - RitsIzm_rizm_rizm_axilite_fifo_2.0.zip を選択
IP Catalog → User Repository → UserIP の中に rizm_axilite_fifo_v2_0 があることを確認 (5)
ip_repo の中のコード(rizm_axilite_fifo.v)と説明(rizm_axilite_fifo.txt)の内容を確認しておくこと

2. システム構築(Vivado)

2-1. Block Design の生成と登録

(B) Flow Navigator の IP Integrator から Create Block Design を実行。
- Design name = Zynq_PS として生成。
右側にBlock Design のウィンドウ群が現れる。

2-2. Zynq PS(ARM) の配置と設定

Diagram ウィンドウ(E)の左側＋ボタンを押下してZYNQ7 Processing Systemを追加。
Diagram ウィンドウ内の下地で右クリック、Run Block Automation を選択
- Apply Board Preset [*] をチェックして実行
Procesing System のオブジェクトを右クリックし Customize Block を実行
- 左側 MIO Configuration を選択。
- Bank0 I/O Voltage (LVCMOS3.3V), Bank1 I/O Voltage (LVCMOS1.8V) の設定を確認する。
- 画面中の Peripheral を展開し、設定を確認する。 UART1 (MIO48,49), GPIO の MIO7(LED), MIO50, MIO51(Push Button) にチェックが入り設定されていることを確認する。

2-3. GPIOの配置・接続

Diagram ウィンドウ(E)の左側＋ボタンを押下してAXI GPIOを追加
Diagram ウィンドウ内の下地で右クリック → Run Connection Automation
- axi_gpio_0 の S_AXI にチェックし、OK
Diagram ウィンドウ内に Processor System Reset, AXI Interconnect が配置され接続されていることを確認。

2-4. クロック、リセットを出力

Processing System の FCLK_CLK0 を右クリック → Create Port
- Port name: clk_out とする。
Processor System Reset の peripheral_aresetn[0:0] を右クリック → Create Port
- Port name: resetn_out とする。

2-5. GPIO ポートの追加

axi_gpio_0 を右クリック → Customize Block
- IP Configuration タブで [*] Enable Dual Channel をチェック
axi_gpio_0 モジュールの GPIO インターフェースの＋をクリックして展開
gpio_io_i[31:0] を右クリック → Make External
出来た外部ポートを指カーソルで選択し、External Port Propertiesする。
左側 External Port Properties 画面(D)で Name: gpi0 に設定
以下同様に、インターフェースの展開、外部ポート作成と名前設定を行う
- axi_gpio_0 の gpio_io_i → gpi0
- axi_gpio_0 の gpio_io_o → gpo0
- axi_gpio_0 の gpio2_io_i → gpi1
- axi_gpio_0 の gpio2_io_o → gpo1

2-6. AXI - AXIS インターフェースの追加と設定

Diagram ウィンドウ(E)の左側＋ボタンを押下して rizm_axilite_fifo_v2_0 を追加
Diagram ウィンドウ内の下地で右クリック → Run Connection Automation
- rizm_axilite_fifo_0 の s_axi にチェックし、OK
AXI Interconnect を介して Processing System に接続されていることを確認

rizm_axilite_fifo_0 を右クリック→Customize Blockし、次のとおり設定

  M0 Mode               2 ... Direct Stream
  M0 Data Width         8
  M0 FIFO Address Width 3 ... =log2(FIFO Size)
  M0 FIFO Size          8 ... =pow2(Address Width)

  M1 Mode               3 ... FIFO Stream
  M1 Data Width         8
  M1 FIFO Address Width 3 ... =log2(FIFO Size)
  M1 FIFO Size          8 ... =pow2(Address Width)

  S0 Mode               2 ... Direct Stream
  S0 Data Width         8
  S0 FIFO Address Width 3 ... =log2(FIFO Size)
  S0 FIFO Size          8 ... =pow2(Address Width)

  S1 Mode               3 ... FIFO Stream
  S1 Data Width         8
  S1 FIFO Address Width 3 ... =log2(FIFO Size)
  S1 FIFO Size          8 ... =pow2(Address Width)

m0_axis, m1_axis, s0_axis, s1_axis ポートをそれぞれ右クリック→ Make External
出来た外部ポートを指カーソルで選択し、External Interface Propertiesする
左側 External Interface Properties 画面(D)で Clock Port: clk_out にする（名前はそのまま）

2-7. ブロック図の確認

2-8. アドレス空間の設定

ウィンドウ(E)上部 [Address Editor] タブを開く。
それぞれの項目を展開して割り当てられているアドレスを確認する。
Unmapped Slaves があれば右クリックし Auto Assign Address する。

2-9. システム生成

ウィンドウ(E)上部 [Diagram] タブを開く。
Diagram 下地で右クリック、Validate Design
何か問題があったら警告が出るので対処する
メインメニュー(A) の Save Block Design （フロッピーディスクのマーク）
Flow Navigator(B) の IP Integratorメニュー内 Generate Block Design を実行
Flow Navigator(B) の Project Manager を選択
Souces ウィンドウ(C)内、Design Sources の Zynq_PSを展開し、設計結果が組み込まれていることを確認する。

3. 仮合成と実機デバグの準備

実機デバッグでは、いったん論理合成を通してから、観測したい信号やレジスタをマークし、さらにデバッグ用のモジュールを設定登録する。そして、再合成する。

3-1. 観測対象のマーク

ソースコード中にデバッグの観測対象を予めマークしておく
ソースコード中の (* mark_debug = "true" *) を確認

3-2. 論理合成

Flow Navigator(画面A)内、Synthesis の Run Syntehsis を選択、実行。
終了したら、View Reports。

3-3. デバッグモジュールの設定と観測信号の登録

Flow Navigator(画面A)内、Synthesis → Synthesized Design （あるいは Open Synthesized Design）
表示レイアウト（下図の☆の箇所）をDebugに設定
(画面C)にマークした信号が表示されていることを確認 (*1)
Flow Navigator (A) から Synthesis → Synthesized Design → Set Up Debug を選択、実行
Nets to Debug ですべての信号を選択（デフォルト設定のまま）
ILA Core Options で [*] Capture Control をチェック
Finish
メインメニュー File → Save Constraints して保存
Flow Navigator (A) から Project Manager を選択、Sources → Constraints → debug.xdc に追記されていることを確認。

(*1) ここで(画面B1)Netlistから信号やレジスタを右クリックして Mark Debug することもできる。しかし、ソースコード中の信号やレジスタは論理合成の最適化により名前が代わったり、縮退して消えてしまったりする。また、 xdc ファイルの中で set_property MARK_DEBUG true [get_nets {uartrx/datao[*]}] などとすると予めマークできそうなものだが、それでも信号＆名前の保存は保証されないようだ。

4. コンパイル(Vivado)

Flow Navigator領域内、Synthesis の Run Syntehsis を選択、実行。
Flow Navigator領域内、Implementation の Run Implementation を選択、実行。
Flow Navigator領域内、Program and Debug の Generate Bitstream を選択、実行。
各段階でProject Navigator 領域の右上 Project Summary, 下 Messages, Log, Reports などを確認。
必要に応じて、ファイルを編集し再実行。Flow Navigator 領域内左上 Sources でソースファイルを選択し開いて、左上で編集・保存する。

5. コンフィグレーション(Vivado)

ボードの JP5 が JTAG 側に刺さっていることを確認
ボードの PROG UART に USB ケーブルを接続、電源投入、ドライバ類の認識を確認
ボードをリセット (BTN7 PS-SRST)
Flow Navigator 領域内、Program and Debug → Hardware Manager → Open Target → Open New Targetを実行、Local server から選択
Flow Navigator 領域内、Program and Debug → Hardware Manager → Program Device → xc7z010
LD10 DONE の点灯を確認

6. プロセッサシステム情報のエクスポート(Vivado)

ソフトウェア開発のためにプロセッサシステムの情報をエクスポートする。

上端メインメニューのFileから、Export → Export Hardware を実行。
[ ] Include bitstream のチェックを外してOK。

7. ソフトウェア開発プロジェクトの設定(SDK)

Xilinx SDK 上でのソフトウェア開発環境をセットアップする。

7-1. SDK の起動

Vivado の上端メインメニュー File から Launch SDK する。

（SDKが起動できない→インストール確認）
（次以降に SDK を立ち上げる時も Vivado のプロジェクトから Launch するのが無難）

7-2. プロジェクトの生成

(A)上端メインメニュー File から New → Application Project
Project name: testfifo に設定し、 (Finish ではなく) [Next] する。
Hello World の Template を選択し、[Finish]する。

8. 動作確認 (Hello World) (SDK)

8-1. コンパイル

(B) Project Explorer ウィンドウで testfifo 下 src 下 helloworld.c をダブルクリックして開く。
(C)メインウィンドウでソースコードを確認する。必要なら編集して保存する。
(A)上端メインメニュー Project から Build All する。

8-2. 標準入出力とUARTの接続

(F)エリアの Terminal タブを選択。

Connect メニューを選択。以下に設定、

  Connection Type: Serial
  Port: ZYBO の USB Serial Port が接続されている番号（※）
  Baud Rate: 115200
  Data Bits: 8
  Stop Bits: 1
  Parity: None
  Flow Control: None
  Timeout: 5

※ZYBOの標準出力は Windows のコンピューター → デバイスマネージャーで確認できる。USB Serial Port と表示される。

8-3. 実行と動作確認

(B) Project Explorer で testfifo を右クリックし、 Run As → Launch on Hardware (System Debugger)を実行。
(F)エリアの Terminalタブで、Hello Wolrd の出力を確認。

8-4. 再実行

ボードをリセット (BTN7 PS-SRST)
Vivado の Hardware Manager で Program Device
SDK で Run As → Hardware
Vivado の Hardware Manager で Reflesh Device

9. 動作確認 (psloopback) (SDK)

ここでは、PC から ZYNQ のプロセッサへデータを送り、そこで処理して PC に送り返す動作の確認を行う。具体的にはターミナルエミュレータから文字を送り、大文字⇔小文字変換をして送り返す。 ※SDK上のターミナルは使わない！

9-1. ソースコードの登録

(B) Project Explorerのtestfifo/srcの下の helloworld.cを右クリックし、Delete
Windows の Explorer から psloopback.c をドラッグし、SDK の Project Explorer ウィンドウ内のtestfifo/srcにドロップ、 (*)Copy files にチェックし、OK

9-2. コンパイル

(A) 上端メインメニュー Project から Build All

9-3. SDK上のターミナルを切る

(F)エリアのTerminalタブを選択
Disconnect ボタンで接続を切る

9-3. ターミナルエミュレータの起動

TeraTerm 等のターミナルエミュレータを起動しておく

設定は次の通り

  接続方法: Serial
  ポート番号: ZYBO の USB Serial Port が接続されている番号
  Baud Rate: 115200
  Data Bits: 8
  Stop Bits: 1
  Parity: None
  Flow Control: None

9-4. 実行と動作確認

ボードをリセット (BTN7 PS-SRST)
Vivado の Hardware Manager で Program Device
(B) Project Explorer で testfifo を右クリックし、Run As → Launch on Hardware (System Debugger)を実行。
ターミナルエミュレータに文字を入力、大文字⇔小文字変換されて表示されることを確認

※SDK上のターミナルからは文字は送れないようだ。別途ターミナルエミュレータを開くこと。

10. コードの登録、コンパイル、実行

10-1. ソースコードの登録

(B) Project Explorerのtestfifo/srcの下の psloopback.cを右クリックし、Delete
Windows の Explorer から testfifo.c をドラッグし、SDK の Project Explorer ウィンドウ内のtestfifo/srcにドロップ、 (*)Copy files にチェックし、OK

10-2. コンパイル(SDK)

(A) 上端メインメニュー Project から Build All

10-3. UARTの追加

この動作テストでは、追加のUARTを必要とする。

USB-UART モジュールと配線材を用意 (sparkfun FTDI Basic, aitendo USB2UART-CP2102 等)
ＰＣへのドライバのインストール、ＰＣとの接続
コンピュータ→プロパティ→デバイスマネージャで COM ポート番号を確認しておく

ZYBO Pmod JE ポートに接続

USB-UART モジュールのピン ZYBO Pmod JE のピン FPGA内での接続

モジュールからのデータ出力 JE3（上段右から３番目） UART TX (FPGAからの出力)

モジュールへのデータ入力 JE4（上段右から４番目） UART RX (FPGAへの入力)

GND GND（上下段左から２番目） -

USB-UART モジュールのピン	ZYBO Pmod JE のピン	FPGA内での接続
モジュールからのデータ出力	JE3（上段右から３番目）	UART TX (FPGAからの出力)
モジュールへのデータ入力	JE4（上段右から４番目）	UART RX (FPGAへの入力)
GND	GND（上下段左から２番目）	-

※ＰＣ側から見た送信データ（ＴＸ／出力）はＦＰＧＡ側から見れば受信データ（ＲＸ／入力）である。信号名はどちら側の観点から名付けるか、で変わる。信号名だけではなく入出力の方向を確認すること！

※接続を間違えるとボードが壊れる。 ZYBO FPGA Board Reference Manual の p.24 の「16 Pmod Connectors」と、 USB-UART モジュールの資料をよく読んで確認すること。わからなければ、詳しい先輩や教員に尋ねること。

10-4. ターミナルエミュレータの起動

TeraTerm 等のターミナルエミュレータを起動しておく（ZYNQ PSの標準入出力とあわせて２画面になる）

設定は次の通り

  接続方法: Serial
  ポート番号: 追加したUSB-UARTモジュールのポート番号
  Baud Rate: 115200
  Data Bits: 8
  Stop Bits: 1
  Parity: None
  Flow Control: None

10-5. 実行

ボードをリセット (BTN7 PS-SRST)
Vivado の Hardware Manager で Program Device
(B) Project Explorer で testfifo を右クリックし、Run As → Launch on Hardware (System Debugger)を実行。

11. 動作確認(SDK,Vivado)

11-0. 信号観測の準備

SDK で Run As → Launch on Hardware した後に Vivado Hardware Manager で Reflesh Device （必要なら(1)の辺りに出る）すると実機デバッグが可能になる。
ILA の Setting (2)
- Capture Mode: BASIC
- Trigger position in window: 32
Trigger Setup (3)
- ＋ (Add Probes)を押して arm_m0valid を追加
- Compare Value の Value を R (0->1) にする
- 同様に arm_m1valid, arm_s0valid, arm_s1valid を追加し R に設定
- ゲート記号マークを押してトリガ条件を論理和に設定(Set Trigger Condition to Global OR)
Status (4) で観測開始（右向き三角に縦棒）
AXI Data Stream の出入があると、その波形が表示される
表示を拡大縮小、移動して確認(5)

11-1. 直接接続 M0, S0 ポートの動作テスト(SDK)

ボードの SW3,SW2,SW1,SW0 を0000にしておく
ボードのBTN0を押すとM0にデータを送り出す
ボードのBTN2を押すとS0からデータを受け取る
ポートのビジー状態、送受データなどが SDK の Terminal に表示される
M0 のビジーが０の時に送り出したデータの下位4bitがボードのLD3,LD2,LD1,LD0に表示される
S0 のビジーが０の時に読み出すと「LEDの値＋SWの値」の値が読み出される
M0 のビジーが１の時に送り出したデータは無視される
S0 のビジーが１の時に読み出したデータは不正（直前の値のまま）
BTN0, BTN2 を様々な順番で押してみて、上記の動作を確認

発展：zybo_top.v の AXIS_LB_THROUGH を 1 にしてハードウェアをコンパイルしなおすと、 valid, ready を無視したレジスタ型の動作を確認できる。

11-2. M1 ポートの１文字書き出し動作テスト

ボードの SW3,SW2,SW1,SW0 を0000にしておく
ボードのBTN1を押すとM1にデータを送り出し、UARTを経由してＰＣのターミナルエミュレータに表示される
SDK の Terminal に表示される送信状況と、ターミナルエミュレータに表示される受信内容を見比べて、動作を確認する。

※人がボタンを押す速度は UART に比べて充分に遅いので、ここでは M1 Busy で待たされることはない

11-3. M1 ポートの複数文字書き出し動作テスト

ボードの SW3,SW2,SW1,SW0 を1000にしておく
ボードのBTN1を押すとM1にデータを送り出し、UARTを経由してＰＣのターミナルエミュレータに表示される
Write Port 1 のFIFOの残容量を確認し、書込可能な文字数を連続して送る。
SDK の Terminal に表示される送信状況と、ターミナルエミュレータに表示される受信内容を見比べて、動作を確認する。

※SWを1111にすると、FIFOの残容量以上のデータを連続して送る。UARTの速度はプロセッサの書き込み速度に比べてとても遅いので、書き込めなかったデータは無視され、捨てられる。なお、M1から出た先のレジスタやFIFOのため、FIFO残容量以上のデータが書きこまれることもあるが、それは保証されない。

11-4. S1 ポートの１文字読み込み動作テスト

ボードの SW3,SW2,SW1,SW0 を0000にしておく
ボードのBTN3を押すと、ＰＣのターミナルエミュレータに入力された文字が UARTを経由してS1からデータを受け取る。
ターミナルエミュレータから入力した文字と SDK の Terminal に表示される受信状況を見比べて、動作を確認する。

※人がボタンを押す速度は UART に比べて充分に遅いので、ここでは M1 Busy で待たされることはない

11-5. S1 ポートの複数文字読み込み動作テスト

ボードの SW3,SW2,SW1,SW0 を1000にしておく
ボードのBTN3を押すと、ＰＣのターミナルエミュレータに入力された文字が UARTを経由してS1からデータを受け取る。
Read Port 1 のFIFOのデータ量を確認し、読出可能な文字数を連続して読む。
ターミナルエミュレータから入力した文字と SDK の Terminal に表示される受信状況を見比べて、動作を確認する。

※SWを1111にすると、FIFO内のデータ数以上を連続して読む。UARTの速度はプロセッサの書き込み速度に比べてとても遅いので、読み出せなかったデータは不正なものとなる。なお、S1以前のレジスタやFIFOのため、FIFO内のデータ数以上のデータが読めることもあるが、それは保証されない。

99. その他

Verilog デバグ～埋もれたタイプミスを見つける

Verilog では、信号を宣言せずに使用してもよい。なので、タイプミスをしてもエラーにならない。そのようなバグを見つけるためには、 Messages から次の Warning を検索して確認するとよい。

[Synth 8-3331] unconnected port
[Synth 8-3848] does not have driver
[Synth 8-3295] tying undriven pin to constant

Zynq の実機での実行について

何故かうまくいかない。経験的に成功率の高い方法は…

プロセッサをリセット（PS-RST,PS-SRSTのボタン）する
Program FPGA する
Run As, Hardware する

その他の対処として…

Terminal をいったん Disconnect して Connect しなおしてみる
ボードの電源をいったん切って、再投入してみる

Zynq の実機デバッグ時の実行

PL側に回路をコンフィグしただけではデバッグモジュール(ILA)が認識されないようだ。 PS側でソフトウェアを実行すると認識される。経験的に成功率の高い方法は…

ボードでプロセッサをリセット（PS-RST,PS-SRSTのボタン）する
Vivado の Hardware Manager で Program Device する
SDK で Run As, Hardware する
Vivado の Hardware Manager で Reflesh Device する

Zynq の COMポートが認識できない

いちど削除して、ドライバをインストールしなおすと認識することがあるかもしれなくもない…。

ボードをＰＣから外す
ＰＣの電源を切る
ＰＣを起動する
後述の方法で未使用COMポートを削除
ＰＣの電源を切る
ボードを接続する
ＰＣを起動する
認識するかどうか確認（しばらく時間がかかる）→認識すればそれでＯＫ
Windows のデバイスマネージャーから、表示→デバイス（種類別）して当該デバイスを探す。 Cypress の USB Serial というような表示になると思われる。
デバイスドライバを再インストールする。

SDK インストール状況の確認と追加インストール

Xilinxのホームページでエラーコードを検索 (AR#55559)
Helpにある「Add Design Tools or Devices 2015.2」から「Software Development kit」を選択し追加する。
SDK をインストールしたら、コマンドプロンプトにて
- C:\Xilinx\Vivado\2015.2\settings64.batを実行
- C:\Xilinx\SDK\2015.2\settings64.batを実行
- C:\Xilinx\Vivado\2015.2\bin\Vivado.batを実行
注意：実行前にプロジェクトは閉じておく

Windows の COM ポート番号について

Windows は接続したことのあるデバイスを覚えていて、 COM ポート番号を使いまわす。そのため、新しいデバイスを接続するたびにポート番号が増えていく。ツールによっては COM ポートの番号が一桁でなければ正常動作しないものがある。番号を振り直すには、不使用ポートを削除して接続し直す。

コンピュータのプロパティから詳細設定、環境変数の設定で DEVMGR_SHOW_NONPRESENT_DEVICES を 1 に設定する。
デバイスマネージャを起動、表示→非表示のデバイスを表示不要なポートを削除。

立命館いずみ研的 memory mapped I/O ⇔ stream 接続インターフェース

組込みシステム開発トレーニング課題

0. 準備

1. プロジェクトの生成(Vivado)

1-1. プロジェクト生成

1-2. 画面の確認

1-3. ファイルの確認

1-4. IPの追加

2. システム構築(Vivado)

2-1. Block Design の生成と登録

2-2. Zynq PS(ARM) の配置と設定

2-3. GPIOの配置・接続

2-4. クロック、リセットを出力

2-5. GPIO ポートの追加

2-6. AXI - AXIS インターフェースの追加と設定

2-7. ブロック図の確認

2-8. アドレス空間の設定

2-9. システム生成

3. 仮合成と実機デバグの準備

3-1. 観測対象のマーク

3-2. 論理合成

3-3. デバッグモジュールの設定と観測信号の登録

4. コンパイル(Vivado)

5. コンフィグレーション(Vivado)

6. プロセッサシステム情報のエクスポート(Vivado)

7. ソフトウェア開発プロジェクトの設定(SDK)

7-1. SDK の起動

7-2. プロジェクトの生成

8. 動作確認 (Hello World) (SDK)

8-1. コンパイル

8-2. 標準入出力とUARTの接続

8-3. 実行と動作確認

8-4. 再実行

9. 動作確認 (psloopback) (SDK)

9-1. ソースコードの登録

9-2. コンパイル

9-3. SDK上のターミナルを切る

9-3. ターミナルエミュレータの起動

9-4. 実行と動作確認

10. コードの登録、コンパイル、実行

10-1. ソースコードの登録

10-2. コンパイル(SDK)

10-3. UARTの追加

10-4. ターミナルエミュレータの起動

10-5. 実行

11. 動作確認(SDK,Vivado)

11-0. 信号観測の準備

11-1. 直接接続 M0, S0 ポートの動作テスト(SDK)

11-2. M1 ポートの１文字書き出し動作テスト

11-3. M1 ポートの複数文字書き出し動作テスト

11-4. S1 ポートの１文字読み込み動作テスト

11-5. S1 ポートの複数文字読み込み動作テスト

99. その他

Verilog デバグ～埋もれたタイプミスを見つける

Zynq の実機での実行について

Zynq の実機デバッグ時の実行

Zynq の COMポートが認識できない

SDK インストール状況の確認と追加インストール

Windows の COM ポート番号について

立命館いずみ研的
memory mapped I/O ⇔ stream
接続インターフェース