verilog-HDL による回路設計リハビリ課題

課題１：組合せ回路　算術論理演算器: ソースコードの例 alu.v ※虫喰い、課題説明含む; テストベンチの例 tb_alu.v
課題２：順序回路（データパス）　積算器: ソースコードの例 accumulator.v ※虫喰い、課題説明含む; テストベンチの例 tb_accumulator.v
課題３：順序回路（ステートマシン）　信号機: ソースコードの例 trafficsignal.v ※虫喰い、課題説明含む; テストベンチの例 tb_trafficsignal.v

アドバイス＆ヒントを兼ねて虫喰いのソースコードを置いてありますが、できるだけ見ないようにするほうが勉強になります。自分のソースコードができあがってから、最後に見比べて考えてみることをお薦めします。
理解もせずにやみくもに書きうつすのでは勉強になりません。理解せずに書き写すくらいなら、こんなことはせずに他の勉強をしましょう。逆に、理解の助けのためであれば何を参考にしても構いませんし、結果としてほぼ同じソースコードになってしまったとしても全く構いません。

初心者向け verilog 設計チェックリスト

組合せ回路は assign のみ、あるいは assign と function の併用で設計し、always は使わない。
レジスタやフリップフロップは reg として宣言する。逆に reg として宣言するのはレジスタやフリップフロップのみ。
reg への代入は <= で行なう。
各 reg （のグループ）ひとつにつきひとつの always ブロックを用意し、その（グループの）reg の代入（左辺に現れる場合）は対応する always ブロック内でのみ行なう。複数の always ブロックに現れてはならない。参照（右辺に現れる場合）はモジュール内のどこでもＯＫ。

各自復習してください。

講義や演習で習っているはずです。その教科書や資料で復習できるはずです。
細かいことの“ド忘れ”程度なら web で検索すれば、verilog を解説したサイトが見つかるはずです。例えば Google 等で「verilog 文法 always assign」といったキーワードで検索してみてください。
「復習のためのいい本はないですか？」 → こちらで本やビデオを紹介しています。
「verilog が嫌だ」というのなら VHDL でも SFL でも構いません。

この課題は、Web で入手可能なフリーのツールで、行なうことができます。

シミュレーションツール Icarus Verilog
http://www.icarus.com/eda/verilog/
波形表示ツール GTK wave
http://gtkwave.sourceforge.net/ GTKwaveのソースコードの公式サイト
http://www.dspia.com/gtkwave.html ←ここにWindows用にコンパイルされたものがある
Altera FPGA 用合成＆プログラマツール Quartus II
Web 版ライセンスは登録すればメールで送られてきます。（無料）
完全版より機能は限定されますが、小規模ＦＰＧＡなどはこれで十分。
http://www.altera.co.jp/support/software/
その他、コンパイラ、シェル、スクリプト言語など … Cygwin 一式
UNIX 風環境を構築するツール群。
http://www.cygwin.com/
iverilog+gtkwave での手順例
- ファイル
  - hoge.v ... ソースコード
  - tb_hoge.v ... テストベンチ、vcd 出力指示を書いておく、$dumpfile("tb_hoge.vcd"); $dumpvars;
  - tb_hoge.vvp ... シミュレーション実行用ファイル（iverilog で生成される）
  - tb_hoge.vcd ... 値変化データファイル（vvp で生成される）
- コマンド
  - iverilog -o tb_hoge.vvp tb_hoge.v hoge.v
  - vvp tb_hoge.vvp
  - gtkwave tb_hoge.vcd